在SiC MOSFET器件应用中，大多数工程师经常会遇到Vds关断电压尖峰过高或者波形振荡的问题，本文将介绍关断电压尖峰产生的机理以及在电路设计中的应对措施。
在SiC MOSFET关断过程中，快速变化的电流Ids在回路电感上产生压降，导致器件Vds波形出现明显的电压尖峰和振荡现象。当Vds电压尖峰值高于数据手册的耐压值时，就可能发生器件过电压失效，因此理
解电压尖峰的机理并对其进行有效抑制，对于保障器件安全工作至关重要。
根据公式V=L*dI/dt，可知电压尖峰值受回路寄生电感Lloop和电流下降速率di/dt的影响，且Lloop或di/dt越大，Vspike值越大。
本文借助器件SPICE模型与Simetrix仿真环境，搭建SiC MOSFET半桥仿真电路，如图1所示。选择IMZA120R020M1H(1200V/20mΩ)作为主要的仿真研究对象，下管作为开关管，上管作为续流管，驱动芯片选
择1ED3124MC12H、单通道、磁隔离、驱动电流±6A(min)。Lloop由器件封装电感、PCB线路电感和母线电容等效串联电感组成，环境温度为室温。
图1
SiC MOSFET在相同的外部栅极电阻Rg下进行关断，Vspike随着Lloop的增大而增大，Vds振荡也更剧烈。当Lloop为40nH、49nH、58nH和67nH时，Vspike分别为936V，955V，974和993V，仿真波形如图2
和图3所示。这说明，相同关断速度下，即dIds/dt相同，Lloop越大，Vspike越高，Vds振荡越剧烈。
图2 不同寄生电感下的关断过程的Vds波形
图3 不同寄生电感下的关断过程的Ids波形
当功率回路的寄生电感Loop不变，外部栅极电阻越小，SiC MOSFET的电压尖峰值越高，器件的关断速度也越快，即dIds/dt越大，Vds波形振荡也更剧烈。当外部栅极电阻为5Ω，10Ω，和15Ω时，Vspike分
别为936V ，898V和881V，仿真波形如图4所示。这说明在驱动回路和功率回路确定的情况下，可以通过降低关断速度来限制关断电压尖峰。
图4 不同栅极电阻下的关断过程的Vds波形
图5不同栅极电阻下的关断过程的Ids波形
另外一种降低关断电压尖峰电压的方法是在母线电容和功率器件之间增加去耦电容，如图6所示，由于母线电容的容值较高，所以体积也会比较大，而增加的去耦电容的容值远小于母线电容，因此尺寸相对
较小可以放置在离功率器件较近的位置。这样当器件关断时，换流回路主要流过去耦电容，回路的寄生电感Lloop就被进一步减小了，Vspike电压尖峰也会减小。如图7所示，添加去耦电容后Vspike从936V
降低到921V。
图6 增加去耦电容仿真电路
图7 去耦电容的影响